diff --git a/qcom/lahaina-pcie.dtsi b/qcom/lahaina-pcie.dtsi
index 327a041978fd..734e5c043cac 100644
--- a/qcom/lahaina-pcie.dtsi
+++ b/qcom/lahaina-pcie.dtsi
@@ -68,15 +68,23 @@
 			<&clock_gcc GCC_PCIE_0_SLV_Q2A_AXI_CLK>,
 			<&clock_gcc GCC_AGGRE_NOC_PCIE_TBU_CLK>,
 			<&clock_gcc GCC_PCIE0_PHY_RCHNG_CLK>,
-			<&clock_gcc GCC_DDRSS_PCIE_SF_TBU_CLK>;
+			<&clock_gcc GCC_DDRSS_PCIE_SF_TBU_CLK>,
+			<&clock_gcc GCC_AGGRE_NOC_PCIE_0_AXI_CLK>,
+			<&clock_gcc GCC_AGGRE_NOC_PCIE_1_AXI_CLK>,
+			<&clock_gcc GCC_PCIE_0_PIPE_CLK_SRC>,
+			<&clock_gcc PCIE_0_PIPE_CLK>;
 		clock-names = "pcie_0_pipe_clk", "pcie_0_ref_clk_src",
 				"pcie_0_aux_clk", "pcie_0_cfg_ahb_clk",
 				"pcie_0_mstr_axi_clk", "pcie_0_slv_axi_clk",
 				"pcie_0_ldo", "pcie_0_slv_q2a_axi_clk",
 				"pcie_tbu_clk", "pcie_phy_refgen_clk",
-				"pcie_ddrss_sf_tbu_clk";
+				"pcie_ddrss_sf_tbu_clk",
+				"pcie_aggre_noc_0_axi_clk",
+				"pcie_aggre_noc_1_axi_clk", "pcie_pipe_clk_mux",
+				"pcie_pipe_clk_ext_src";
 		max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>,
-					<0>, <0>, <0>, <0>, <100000000>, <0>;
+					<0>, <0>, <0>, <0>, <100000000>, <0>,
+					<0>, <0>, <0>, <0>;
 
 		resets = <&clock_gcc GCC_PCIE_0_BCR>,
 			<&clock_gcc GCC_PCIE_0_PHY_BCR>;
@@ -102,7 +110,58 @@
 		qcom,phy-status-offset = <0x214>;
 		qcom,phy-status-bit = <6>;
 		qcom,phy-power-down-offset = <0x240>;
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 		status = "disabled";
 
@@ -215,15 +274,21 @@
 			<&clock_gcc GCC_PCIE_1_SLV_Q2A_AXI_CLK>,
 			<&clock_gcc GCC_AGGRE_NOC_PCIE_TBU_CLK>,
 			<&clock_gcc GCC_PCIE1_PHY_RCHNG_CLK>,
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+			<&clock_gcc GCC_DDRSS_PCIE_SF_TBU_CLK>,
+			<&clock_gcc GCC_AGGRE_NOC_PCIE_1_AXI_CLK>,
+			<&clock_gcc GCC_PCIE_1_PIPE_CLK_SRC>,
+			<&clock_gcc PCIE_1_PIPE_CLK>;
 		clock-names = "pcie_1_pipe_clk", "pcie_1_ref_clk_src",
 				"pcie_1_aux_clk", "pcie_1_cfg_ahb_clk",
 				"pcie_1_mstr_axi_clk", "pcie_1_slv_axi_clk",
 				"pcie_1_ldo", "pcie_1_slv_q2a_axi_clk",
 				"pcie_tbu_clk", "pcie_phy_refgen_clk",
-				"pcie_ddrss_sf_tbu_clk";
+				"pcie_ddrss_sf_tbu_clk",
+				"pcie_aggre_noc_1_axi_clk", "pcie_pipe_clk_mux",
+				"pcie_pipe_clk_ext_src";
 		max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>,
-					<0>, <0>, <0>, <0>, <100000000>, <0>;
+					<0>, <0>, <0>, <0>, <100000000>, <0>,
+					<0>, <0>, <0>;
 
 		resets = <&clock_gcc GCC_PCIE_1_BCR>,
 			<&clock_gcc GCC_PCIE_1_PHY_BCR>;
@@ -246,7 +311,73 @@
 		qcom,phy-status-offset = <0x214>;
 		qcom,phy-status-bit = <6>;
 		qcom,phy-power-down-offset = <0x240>;
-		qcom,phy-sequence = <0 0 0>;
+		qcom,phy-sequence = <0x0240 0x03 0x0
+				0x0010 0x00 0x0
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 		status = "disabled";