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Set r66451_amoled_120Hz cmd cphy panel as default panel for yupik iot qrd platform. Change-Id: I5053f89b8fe4ef6e06b4d164c3a152914b68d3da
42 lines
1.3 KiB
Devicetree
42 lines
1.3 KiB
Devicetree
#include "yupik-qrd.dtsi"
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#include <dt-bindings/clock/qcom,rpmh.h>
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#include <dt-bindings/clock/qcom,gcc-yupik.h>
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&gcc {
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clocks = <&rpmhcc RPMH_CXO_CLK>, <&sleep_clk>,
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<&usb3_phy_wrapper_gcc_usb30_pipe_clk>;
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clock-names = "bi_tcxo", "sleep_clk",
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"usb3_phy_wrapper_gcc_usb30_pipe_clk";
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protected-clocks = <GCC_AGGRE_NOC_PCIE_0_AXI_CLK>,
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<GCC_AGGRE_NOC_PCIE_1_AXI_CLK>, <GCC_DDRSS_PCIE_SF_CLK>,
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<GCC_PCIE0_PHY_RCHNG_CLK>, <GCC_PCIE1_PHY_RCHNG_CLK>,
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|
<GCC_PCIE_0_AUX_CLK>, <GCC_PCIE_0_AUX_CLK_SRC>,
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<GCC_PCIE_0_CFG_AHB_CLK>, <GCC_PCIE_0_MSTR_AXI_CLK>,
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<GCC_PCIE_0_PHY_RCHNG_CLK_SRC>, <GCC_PCIE_0_PIPE_CLK>,
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<GCC_PCIE_0_PIPE_CLK_SRC>, <GCC_PCIE_0_SLV_AXI_CLK>,
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<GCC_PCIE_0_SLV_Q2A_AXI_CLK>, <GCC_PCIE_1_AUX_CLK>,
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<GCC_PCIE_1_AUX_CLK_SRC>, <GCC_PCIE_1_CFG_AHB_CLK>,
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<GCC_PCIE_1_MSTR_AXI_CLK>, <GCC_PCIE_1_PHY_RCHNG_CLK_SRC>,
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<GCC_PCIE_1_PIPE_CLK>, <GCC_PCIE_1_PIPE_CLK_SRC>,
|
|
<GCC_PCIE_1_SLV_AXI_CLK>, <GCC_PCIE_1_SLV_Q2A_AXI_CLK>,
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<GCC_PCIE_THROTTLE_CORE_CLK>, <GCC_THROTTLE_PCIE_AHB_CLK>,
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<GCC_AGGRE_NOC_PCIE_CENTER_SF_AXI_CLK>,
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<GCC_AGGRE_NOC_PCIE_TBU_CLK>, <GCC_PCIE_CLKREF_EN>;
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};
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&gcc_pcie_0_gdsc {
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status = "disabled";
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};
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&gcc_pcie_1_gdsc {
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|
status = "disabled";
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};
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&gcc_usb30_sec_gdsc {
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|
status = "ok"
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};
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&sde_dsi {
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qcom,dsi-default-panel = <&dsi_r66451_amoled_120hz_cmd_cphy>;
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};
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